• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1992016946A1
    申请号:PCT/JP1992/000323
    申请日:1992-03-18
    公开日:1992-10-01
    发明作者:Hirokazu Yamazaki
    申请人:Fujitsu Limited；
    IPC主号:G11C29-00
    专利说明:
    [0001] 明細書
    [0002] 不揮発性半導体メモリセルを有する半導体記憶装置
    [0003] 技術分野
    [0004] 本発明は、 E PR OMや E E PROM等、 不揮発性半導体メモリ セルを有する半導体記憶装置に関する。 背景技術
    [0005] 第 1図は、 従来の不揮発性半導体記憶装置の一例の回路図であり E P R 0Mにおけるメモリセル部の要部である。 第 1図 A中、 1 は メモリセルをなす E P R OMセル、 2はワー ド線、 3は負荷トラン ジス夕をなすデブリケ一シヨン形の nMO S、 4は電源電圧 V c c . 例えば、 + 5 [V] を供給する電源線、 5はアンプ、 6は出力端子 である。
    [0006] また、 第 1図 Bは、 アンプ 5の構成を示した回路図である。 第 1 図 Bのアンプ 5は、 ィンバ一夕 5 1 , 5 2をカスケ一ド接続したノ ンインバー夕であり、 中間点より PMO S型のトランジスタ 5 3に 帰還して立上りの高速性を得ている。
    [0007] かかるメモリセル部においては、 E P R OMセル 1の電荷蓄積用 のゲート、 いわゆるフローティ ングゲー卜に電子が注入されていな い場合 （書込みが行われていない場合、 即ち、 記億内容が論理 「 1」 の場合） において、 ワード線 2が電源電圧 V c cに設定される と E P R OMセル 1が ONとなり、 E P R OMセル 1 の ドレイン、 ソース間に電流が流れる。 この結果、 ノード 7の電圧は、 0 [V] に下降し、 これがアンプ 5を介して出力端子 6に出力される。
    [0008] これに対して、 E PROMセル 1のフローティ ングゲートに電子 が注入されている場合 （書込みが行われている場合、 即ち、 記憶内 容が論理 「 0」 の場合） においては、 ワー ド線 2が電源電圧 V c c に設定されても、 E PR OMセル 1 は ONとはならず、 E P R OM セル 1 のドレイン、 ソース間には電流は流れない。 この結果、 ノー ド 7の電圧は、 電源電圧 Vc c [V] に上昇し、 これがアンプ 5を 介して出力端子 6に出力される。
    [0009] 換言すれば、 かかるメモリセル部においては、 負荷トランジスタ をなす nMOS 3は、 E PROMセル 1に書込みが行われていない 場合、 即ち、 記憶内容が論理 「 1」 の場合には、 ノード 7の電圧が 電源電圧 0 [V] となるように、 また、 EPROMセル 1に書込み が行われている場合、 即ち、 記憶内容が論理 「 0 j の場合には、 ノード 7の電圧が Vc c [V] になるように設計される。
    [0010] しかしながら、 かかる E PROMにおいては、 EPROMセル 1 に論理 「 0 J を書込んだにも関わらず、 即ち、 E P R〇Mセル 1の フローティ ングゲ一トに電子を注入したにも関わらず、 その後のァ センプリ工程や加速試験時における加熱によって E PR OMセル 1 のフローティ ングゲ一トの電子が抜けてしまい、 記憶内容が論理 Γ 1」 と読み出されてしまう場合があるという問題点があつた。 かかる電子の抜けは、 EPROMセル 1のサイズがしゅつく縮小 されると、 その影響は増大するので、 近年の大容量メモリでは、 き わめて重要な問題となる。 また、 かかる電子の抜けは経年変化に よっても起こるものである。
    [0011] 例えば、 上述のような半導体記憶装置を複数個用いた冗長ァドレ スメモリ回路に使用する場合 （第 6図参照） 、 セルアレイの何れか に欠陥が生じて冗長セルに切換えるときに、 上述のァセンブリエ程 等でフローティ ングゲ一トの電子が抜けることにより、 切換える役 割を果すことができないという問題があつた。
    [0012] 本発明は、 かかる点に鑑み、 EPROMセルや EE PROMセル 等の不揮発性半導体メモリセルのフローティ ングゲ一卜に電子を注 入した場合において、 その後のアセンブリ工程や加速試験における 加熱又は経年変化等によってフローティ ングゲ一トの電子が抜けた としても、 記億当初の記憶内容を読出すことができるようにした不 揮発性型の半導体記憶装置を提供することを目的とする。 発明の開示
    [0013] 上記目的は、 電荷蓄積用のゲー トを有してなる不揮発性の半導体 メモリセルと、 前記半導体メモリセルの記憶内容を読み出すための ものであって、 前記半導体メモリセルと同様に電荷蓄積用のゲ一 ト を有して書き込み可能な負荷トランジス夕とを有する半導体記憶装 置により達成される。
    [0014] これにより、 E P R O Mセルや E P R O Mセル等の不揮発性半導 体メモリセルのフローティ ングゲ一卜に電子を注入した場合にお いて、 その後のアセンブリ工程や加速試験における加熱又は経年変 化等によってフローティ ングゲ一卜の電子が抜けても記憶当初の記 憶内容を読み出すことができる。 図面の簡単な説明
    [0015] 第 1図 A及び第 1図 Bは従来の不揮発性の半導体記憶装置の要部 を示す図 ；
    [0016] 第 2図は本発明の一実施例の要部を示す図；
    [0017] 第 3図は第 2図における書込み回路を示す図 ；
    [0018] 第 4図は本発明の一実施例の効果を説明するための図 ；
    [0019] 第 5図は負荷トランジスタの好適な構造を示す断面図 ；
    [0020] 第 6図は本発明の一適用例を示す図である。 発明を実施するめの最良の形態
    [0021] 第 2図は、 本発明の一実施例の要部を示す図である。 なお、 第 1 図 A及び第 1図 Bと同一の構成部分には同一の符号を付す。
    [0022] 本発明による不揮発性の半導体記憶装置は、 フローティ ングゲ一 トを有してなる不揮発性の半導体メモリセル 1 と、 この半導体メモ リセル 1 の記憶内容を読出すための負荷トランジスタ 8 とを備えて 構成される。 この場合、 負荷トランジスタ 8は、 不揮発性の半導体 メモリセル 1 と同様にフローティ ングゲ一トを有する構造とし、 負 荷トランジスタ 8にも書込みを行うことができるように構成すると いうものである。 なお、 2はワード線、 4は電源電圧 Vc cを供給 する電源線、 5はアンプ、 6は出力端子である。 また、 アンプ 5は、 第 1図 Bと同様に構成される。
    [0023] 不揮発性の半導体メモリセル 1のフローティ ングゲ一卜に電子を 注入する場合、 負荷トランジスタ 8のフローティングゲートにも電 子を注入しておく ことにより、 その後のアセンブリ工程や加速試験 時における加熱又は経年変化等により半導体メモリセル 1のフロー ティ ングゲ一トの電子が抜けると同様に、 負荷トランジス夕 8のフ ローティ ングゲ一トの電子も抜けることになる。
    [0024] 即ち、 負荷トランジスタ 8のスレツショルド電圧 Vth8 と半導体 メモリセル 1のスレツショルド電圧 Vth, との電圧差 th8 -th, は 一定に維持されることになる。 したがって、 半導体メモリセル 1の フローティングゲ一トの電子が抜けたとしても、 記憶当初の記憶内 容を読出すことができる。
    [0025] なお、 第 1図においては、 不揮発性メモリセルとして EPROM セルを図示しているが、 これは便宜上のためであり、 不揮発性メモ リセルとしては、 EEPROMであっても良い。
    [0026] 次に、 第 3図に、 第 2図における書込み回路の図を示す。
    [0027] 図中、 1 0はメモリセル部であり、 本実施例においては、 EPR OMセル 1の負荷トランジスタは、 同じく E P R OMセル 8で構成 されている。 ここに、 この EPROMセル 8は、 そのドレイン及び コントロールゲートを電源線 4に接続され、 そのソースを EPRO Mセル 1のドレインに接続され、 E P R OMセル 8のソースと EP R01V [セル 1のドレインとの接続点がアンプ 5の入力端子に接続さ れている。
    [0028] また、 図中、 1 1は EPROMセル 8の書込み回路であり、 この 書込み回路 1 1は PM0S 1 2, 1 3及び EPROMセル 1 4を設 けて構成されている。 ここに、 pMOS 1 2は、 そのゲートをプロ グラマブル信号 P GMが入力されるプログラマブル信号入力関し 1 5に接続され、 そのソースを書込み電圧 Vp p、 例えば + 1 2 [ V] を供給する書込み電圧線 1 6に接続され、 そのドレインを E P ROMセル 1 4のコントロールゲートに接続されている。
    [0029] また、 pMO S 1 3は、 そのゲートをプログラマブル信号入力端 子 1 5に接続され、 そのソースを書込み電圧線 1 6に接続され、 そ のドレインを EPROMセル 1 4のドレインに接続されている。 ま た、 EPROMセル 1 4は、 そのフローティ ングゲ一トを E PRO Mセル 8のフローティ ングゲ一卜に接続され、 そのソースを設置さ れている。
    [0030] この書込み回路 1 1は、 書込み時、 プログラマブル信号 PGMを Lレベルにして pMOS 1 2， 1 3を〇Nとし、 書込み電圧 Vp p を EPROMセル 1 4のコントロールゲート及びドレインに供給し、 EPROMセル 1 4のフローティ ングゲートに端子を注入し、 この 電子を E P R OMセル 1 8のフローテイ ングゲートに分配しょうと するものである。
    [0031] なお、 半導体メモリセル 1の書き込みは、 ワード線 2によりコン トロールゲートを介して行われるものである。
    [0032] そこで、 第 4図に、 本発明の一実施例の効果を説明するための図 を示す。 本実施例においては、 E PROMセル 1のフローティ ング ゲートに電子を注入する場合、 EPROMセル 8のフローティ ング ゲートにも電子を注入される。 これにより、 その後のアセンブリェ 程や加速試験時における加熱又は経年変化などによって E P ROM セル 1のフローテイ ングゲー卜の電子が抜ける場合、 E P R 0Mセ ル 8のフローティ ングゲ一トの電子も抜けることになる。
    [0033] 従って、 第 4図に示すように、 フローティ ングゲートに蓄積され ている電荷の量 （横軸） と、 スレツショルド電圧 （縦軸） との関係 力、 E P R OMセル 8のスレツショルド電圧 Vth8 と、 E PROM W
    [0034] 6
    [0035] セル 1のスレッジョルド電圧 Vtl との電圧差 th8 - Vthi を一定 に維持することができる。
    [0036] すなわち、 本実施例によれば、 EPROMセル 1のフローテイ ン グゲートの電子がアセンブリ工程や加速試験時における加熱又は経 年変化等によって抜けたとしても、 記憶当初の記億内容である論理 「0」 を読出すことができる。
    [0037] なお、 E PROMセル 8のフローティ ングゲ一トに注入する電子 の量と、 EPROMセル 1のフローティ ングゲ一卜に注入する電子 の量とは同一であっても異なってもよく、 要は、 EPROMセル 8 のスレツショルド電圧 Vth8 と、 E P R 0Mセル 1のスレツショル ド電圧 Vth, との電圧差 Vth8 - Vth, を一定に維持することがで きる量であれば足りる。
    [0038] ここで、 第 5図に、 負荷トランジスタの好適な構造を示す断面図 を示す。 第 5図中、 22は P型シリコン基板、 23はドレイン領域 をなす 1T 拡散層、 24は同じく ドレイン領域をなす N+ 拡散層、 25はソース領域をなす N- 拡散層、 2 6は同じく ソース領域をな す N+ 拡散層、 27はフローティングゲート、 28はコントロール ゲート、 2 9, 3 0はアルミニウム配線、 3 1は絶縁層である。 この場合、 ドレイン領域をなす] ST 拡散層 2 3は、 軽く ドープさ れた構造の、 いわゆる LDD (Light Doped Drain) 構造としてい る。 これは、 EPROMセル 8が、 そのドレイン及びゲートに 5 [V] 印加される構造とされていることから、 動作時にフローティ ングゲ一トに電子が注入されてスレッジョルド電圧 Vth8 が変動す る虞れがあり、 上述の LDD構造にすることによりフローティ ング ゲー卜に電子を注入されにく くするためのものである。
    [0039] 以上の実施例のように、 負荷トランジスタ 8のスレツショルド電 圧と半導体メモリセル 1のスレツショルド電圧との電圧差を一定に することができることから、 不揮発性の半導体メモリセル 1のフ ローティ ングゲ一トの電子が抜けた場合でも、 記憶当初の記億内容 を読み出すことができ、 リテンション特性 （電荷保持特性） の向上 を図ることができる。
    [0040] 次に、 第 6図に、 本発明の一適用例の図を示す。 第 6図は、 本発 明を E P R O Mにおけるメモリアドレス回路の冗長回路に適用した 場合である。
    [0041] 第 6図において、 セルアレイ 4 1 は、 センスアンプ回路 4 2 , 列 デコーダ 4 3、 行デコーダ 4 4を備える。 センスアンプ回路 4 2は、 書込み信号を入力し、 読出し信号を出力する。 また、 列デコーダ 4 3には、 列バッファ 4 5を介して、 書き込み又は読み出しのァ ドレ ス信号 A。 〜A 5 が入力される。 そして、 行デコーダ 4 4には、 行 バッファ 4 6を介して書き込み又は読み出しのァドレス信号 A s 〜 A„ が入力される。
    [0042] 一方、 第 3図に示すような書き込み回路 1 1、 メモリセル部 1 0 及びアンプ 5、 冗長回路 4 7が、 ァドレス信号 A s 〜Α Π に対応し てそれぞれ設けられる。 そして、 各冗長回路 4 7の出力と、 各行 バッファ 4 6の出力が対応する各冗長個別判別回路 4 8に入力され 0
    [0043] この各冗長個別判別回路 4 8の出力は、 冗長判別回路 4 9に入力 され、 冗長信号を冗長デコーダ 5 0及び選択回路 5 1 に出力する。 選択回路 5 1 はデコーダ 4 4を動作状態又は非動作状態に切換える。 また、 セルアレイ 4 1 は冗長セル 5 2を備えており、 冗長セル 5 2 は冗長デコーダ 5 0により選択される。
    [0044] これら冗長回路 4 7、 冗長個別判別回路 4 8、 冗長判別回路 4 9、 冗長デコーダ 5 0及び冗長セル 5 2により冗長ア ドレスメモリ回路 を構成する。
    [0045] なお、 第 6図ではセルアレイ 4 1 に対して 1組の冗長ァドレスメ モリ回路を設ける場合を示しているが、 適宜複数組設けてもよい。 第 6図において、 まずセルアレイ 4 1を L S Iテス夕により欠陥 セルが存在するか否かを測定し、 欠陥があれば、 対応する冗長回路 4 7におけるメモリセル部 1 0の両方の E P R O Mセル 1 , 8 (第 3図参照） の書き込みを行う。
    [0046] そこで、 書き込み又は読み出しのアドレス信号 Α β 〜Α η が行 バッファ 4 6を介して冗長個別判別回路 4 8にそれぞれ入力される と、 対応する冗長回路 4 7の記憶内容とを比較し、 その結果を冗長 判別回路 4 9に出力する。
    [0047] 冗長判別回路 4 9は、 各冗長個別判別回路 4 8からの出力が総て —致したときに冗長信号を出力して冗長デコーダ 5 0を動作状態に して冗長セル 5 2を選択する。 これと同時に選択回路 5 1により行 デコーダ 4 4を非動作状態に切換えるものである。
    [0048] このように、 本発明を冗長ァドレスメモリ回路に冗長回路として 冗長ァドレスメモリ回路に適用することで、 その後のアセンブリェ 程や加速試験における加熱や経年変化等により E P R Ο Μセル 1 , 8の電子が抜けても記憶当初の記億内容を読み出すことができ、 冗 長セルへの切換える役割を十分に果すことができるものである。 なお、 上記実施例では、 本発明を冗長回路に適用した場合を示し たが、 これに限らずパッケージング後にメモリ内容を残しておきた い場合のものであれば何れに適用してもよい。 産業上の利用可能性
    [0049] 本発明は、 例えば冗長回路等の加熱や経年変化等によってもメモ リ内容を残すような半導体記憶装置に用いることができる。
    权利要求:
    Claims
    請求 の範囲
    1. 電荷蓄積用のゲ一トを有してなる不揮発性の半導体メモリセル ( 1 ) と ；
    前記半導体メモリセル （ 1 ) の記憶内容を読み出すためのもので あって、 前記半導体メモリセル （ 1 ) と同様に電荷蓄積用のゲート
    ( 2 7) を有して書き込み可能な負荷トランジスタ （ 8 ) と ； を有する半導体記憶装置。
    2, 前記負荷トランジスタ （ 8 ) の電荷蓄積用のゲー 卜 （ 2 7 ) に接続される電荷蓄積用のゲートを有し、 前記負荷トランジスタ
    ( 8 ) の書き込みのための書込み半導体セル （ 1 4 ) と ； 前記書込み半導体セル （ 1 4 ) に書込み電圧を供給する所定数の 書込みトランジスタ （ 1 2, 1 3) と ；
    を有する請求項 1記載の半導体記憶装置。
    3. 前記負荷トランジスタ （ 8 ) は、 ドレイン （ 2 3 ) を軽く ドープする構造で形成する請求項 2記載の半導体記憶装置。
    4. 前記半導体メモリセル （ 1 ) 及び前記負荷トランジスタ （ 8 ) を所定数配置し、 ア ドレスメモリ回路の冗長ア ドレスメモリ回 路を形成する請求項 1乃至 3記載の半導体記憶装置。
    类似技术:
    公开号 | 公开日 | 专利标题
    US5365484A|1994-11-15|Independent array grounds for flash EEPROM array with paged erase architechture
    KR960002006B1|1996-02-09|2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
    DE3249671C2|1988-03-17|
    US5815440A|1998-09-29|Semiconductor memory device with electrically controllable threshold voltage
    US5696717A|1997-12-09|Nonvolatile integrated circuit memory devices having adjustable erase/program threshold voltage verification capability
    EP0539358B1|1997-06-18|EEPROM including reference cell
    US5511022A|1996-04-23|Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof
    US5936888A|1999-08-10|Semiconductor non-volatile memory device having floating gate type reference cell short-circuited between control gate electrode and floating gate electrode
    US6055187A|2000-04-25|Sensing circuitry for reading and verifying the contents of electrically programmable/erasable non-volatile memory cells
    KR0142368B1|1998-07-15|불휘발성 반도체 메모리장치의 자동프로그램 회로
    KR100228453B1|1999-11-01|레벨 변환 회로
    US6529418B2|2003-03-04|Non-volatile semiconductor memory device conducting data write and erase operations based on a prescribed unit region
    US5313432A|1994-05-17|Segmented, multiple-decoder memory array and method for programming a memory array
    US5621684A|1997-04-15|Nonvolatile semiconductor member with different pass potential applied to the first two adjacent word
    US6683810B2|2004-01-27|Non-volatile memory and method of non-volatile memory programming
    US7471541B2|2008-12-30|Memory transistor gate oxide stress release and improved reliability
    US6788601B2|2004-09-07|Semiconductor memory device and current mirror circuit
    US6061271A|2000-05-09|Memory cell of nonvolatile semiconductor memory device
    EP0537973B1|1997-08-27|Nand-cell type electrically erasable and programmable read- only memory with redundancy circuit
    JP4417383B2|2010-02-17|フラッシュメモリ用昇圧基板／タブプログラミング
    KR100471514B1|2005-03-10|비휘발성 반도체 기억 장치
    EP0318363B1|1992-07-08|Procédé de test de cellules de mémoire électriquement programmable et circuit intégré correspondant
    US6490199B2|2002-12-03|Sense amplifier circuit for a flash memory device
    US5594687A|1997-01-14|Completely complementary MOS memory cell with tunneling through the NMOS and PMOS transistors during program and erase
    US5233566A|1993-08-03|Address detector of a redundancy memory cell
    同族专利:
    公开号 | 公开日
    JPH04289593A|1992-10-14|
    EP0530376B1|1997-02-05|
    US5469381A|1995-11-21|
    KR950014803B1|1995-12-14|
    EP0530376A4|1993-10-20|
    DE69217297D1|1997-03-20|
    EP0530376A1|1993-03-10|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-10-01| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1992-10-01| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1992-11-13| WWE| Wipo information: entry into national phase|Ref document number: 1992907106 Country of ref document: EP |
    1993-03-10| WWP| Wipo information: published in national office|Ref document number: 1992907106 Country of ref document: EP |
    1997-02-05| WWG| Wipo information: grant in national office|Ref document number: 1992907106 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP3/55042||1991-03-19||
    JP5504291A|JPH04289593A|1991-03-19|1991-03-19|Nonvolatile semiconductor memory|US07/949,236| US5469381A|1991-03-19|1992-03-18|Semiconductor memory having non-volatile semiconductor memory cell|
    DE69217297T| DE69217297D1|1991-03-19|1992-03-18|Halbleiterspeicher mit nichtfluechtiger halbleiterspeicherzelle|
    KR92702893A| KR950014803B1|1991-03-19|1992-03-18|비휘발성 반도체 메모리 셀을 갖는 반도체 기억장치|
    EP92907106A| EP0530376B1|1991-03-19|1992-03-18|Semiconductor memory having nonvolatile semiconductor memory cell|
    [返回顶部]